Los investigadores proponen FPGN, un marco de extremo a extremo consciente del entorno físico que cierra la brecha entre el aprendizaje nativo de LUT y la implementación de FPGA optimizada para latencia. El sistema aborda limitaciones anteriores introduciendo una formulación diferenciable alineada con el hardware para entrenar neuronas LUT nativas de FPGA.
- FPGN utiliza una topología nativa de LUT estructurada con una arquitectura de hardware en streaming para mejorar la localidad del enrutamiento y el cierre de temporización.
- Un compilador impulsado por la latencia aprovecha modelos analíticos de alta fidelidad de Calidad de Resultados para automatizar la exploración del espacio de diseño y la generación de hardware.
- Los experimentos demuestran una reducción de latencia de hasta 205x en comparación con aceleradores BNN basados en FPGA representativos.
- El marco logra una eficiencia de LUT hasta 30 veces mayor que las redes nativas de LUT diferenciables anteriores, mientras mantiene una precisión de inferencia competitiva.
FPGN cierra la brecha entre el potencial teórico y el hardware de alto rendimiento proporcionando un flujo automatizado para la exploración sistemática del espacio de diseño.